2026-06-07 — ビュー $AMD · AMD / UALink Consortium · UALink / UALink-over-Ethernet scale-up fabric (Instinct MI455X Helios)

UALink のスイッチ・シリコン格差：なぜ AMD の最初の Helios ラックはイーサネット経由で出荷されるのか

6 月 4 日に詳細が明かされた AMD の Helios MI455X ラックは、その 72 GPU の scale-up ドメインを、ネイティブの UALink スイッチではなく UALink-over-Ethernet 上で動かしている。Astera Labs、Auradine、Enfabrica、XConn、Upscale AI のスイッチ ASIC がまだ検証中だからだ。その結果は、専用ファブリックが追いつくまでの間、汎用イーサネットがアクセラレータの scale-up に十分かどうかを問う実地テストとなっている。

シグナル

Instinct MI455X を中心に構築された AMD の「Helios」ラックスケール・プラットフォームの詳細が 2026 年 6 月 4 日に明らかになったが、興味深いのは GPU ではない。GPU 間の配線だ。このラックは 72 個の MI455X アクセラレータを単一の scale-up ドメインへと縫い合わせ、約 260 TB/s の総 scale-up 帯域幅、31 TB の HBM4、そして約 2,900 dense FP4 PFLOPS を備え、最大 256 コアの EPYC「Venice」CPU と、Pensando NIC 経由の 43 TB/s の scale-out ネットワークによって供給される。だが最初のシステムは AMD の看板である scale-up プロトコルをネイティブには動かさない。動かすのは UALink-over-Ethernet（UALoE）、すなわち UALink のセマンティクスを標準イーサネット・フレーム内で運ぶトランスポートだ。報道の言葉を借りれば、ネイティブの UALink スイッチチップは AMD の顧客による「検証および認定待ち」だからである。

その一つの置き換えこそが、今の infra-IP の物語のすべてだ。UALink は、AMD とその同盟による Nvidia NVLink へのオープンな回答である。メモリセマンティックで低レイテンシのファブリックであり、単一の pod 内で最大 1,024 個のアクセラレータを接続することを意図している。仕様の側は先走ってきた。それを現実にするシリコンは、そうではない。

仕様がシリコンに先行

UALink コンソーシアムは 2026 年 4 月 7 日に第二波の仕様を承認し、200G 1.0 のデータリンク層および物理層に加え、in-network compute（GPU 間のメッセージトラフィックを削減するため）の追加、チップレット定義（UALink を SoC 内に組み込むため）、そして 1.0 の可管理性仕様（gRPC、YANG、SAI、Redfish）を公開した。注目すべきは、いかなる 1.0 シリコンも出荷される前に 2.0 共通仕様が登場した点だ。コンソーシアムの議長は、1.0 と 2.0 のバージョンは「Nvidia の完全な競合にはならない」と率直に述べ、同等性が狙われるのはバージョン 3.0 のみで、それはおよそ 1 年先に予想されるとした。

ハードウェアの暦こそが制約だ。コンソーシアムの指針によれば、1.0 シリコンは 2026 年下半期にラボに届き、2027 年に姿を現し、その年の後半に製品へと至る。実際的な採用は、短いリストのマーチャント・スイッチ・ベンダー —— Astera Labs、Auradine、Enfabrica、そして XConn（約 $540M での買収を経て現在は Marvell の傘下）—— と、Upscale AI のようなスタートアップに依存する。同社の「SkyHammer」scale-up ファブリック ASIC（2026 年 1 月 21 日に発表された $200M のシリーズ A に支えられている）は、2026 年末のサンプル出荷と 2027 年の量産が予定されている。それらの部品が認定されるまで、UALink ネイティブのスイッチ式ラックには中に入れるスイッチが存在しない。

なぜイーサネットが当座の手段なのか

ここでイーサネットが登場する。scale-up トラフィックをイーサネット上で運ぶことの根拠は単純で、それが既に存在し、大量に出荷され、scale-up と scale-out の双方にわたって監視・テレメトリ・デバッグ用の単一の運用ツールチェーンを共有するからだ。Broadcom はその Tomahawk Ultra のポジショニングでこの路線を積極的に推進してきた —— 51.2 Tb/s のスイッチで、約 250 ns のレイテンシと、「scale-up Ethernet」上での 1,024 個超のアクセラレータへの対応を謳う —— そして、「まだ開発中で、もしかしたら数年後にチップが手に入るかもしれない何らかの仕様」を待つべきではないと論じてきた。

反論も同じくらい具体的だ。イーサネットは汎用ネットワークとして設計されたものであり、アクセラレータのメモリファブリックとしてではない。したがって、専用に作られたスイッチ式 UALink ファブリックと比べ、UALoE はより高いレイテンシ、より多くのプロトコル・オーバーヘッド、そしてより決定論的でない振る舞いをもたらしうる。集合演算（collective operations）がテールレイテンシに敏感なトレーニングや大コンテキスト推論にとって、「より決定論的でない」は脚注ではない —— それは床に落ちたままのスループットだ。実のところ、AMD の最初の Helios システムは現実世界の A/B テストである。今はイーサネット経由で出荷し、ネイティブの UALink スイッチが認定されたら入れ替え、顧客にその差分を測らせるのだ。

項目	詳細
プラットフォーム	AMD「Helios」ラック、72x Instinct MI455X
Scale-up トランスポート（初期）	UALink-over-Ethernet（UALoE）
総 scale-up 帯域幅	約 260 TB/s
ラックあたり HBM4	31 TB
Dense FP4	約 2,900 PFLOPS
ネイティブ UALink スイッチの予定時期	ラボ H2 2026、製品 2027
マーチャント・スイッチ・ベンダー	Astera Labs、Auradine、Enfabrica、XConn（Marvell）、Upscale AI

実務者向けメモ

2026-2027 年のアクセラレータ構築を見積もっているなら、「UALink-capable」と「UALink-switched」を二つの異なる購買判断として扱うべきだ。プラットフォームはアクセラレータのエンドポイントで UALink 対応でありうる一方、その最初に出荷されるファブリックはイーサネットベースかもしれない。ネイティブのスイッチ式構成は、サードパーティのシリコン認定にゲートされた、後発の SKU かもしれない。ベンダーに三つの質問をしよう。ネイティブ構成がどのスイッチ ASIC とどの stepping に依存しているか、認定のウィンドウ、そして集合レイテンシ（collective-latency）のベンチマークが UALoE 上で実行されたのか、それともネイティブの UALink スイッチ上で実行されたのか —— なぜなら、看板の総帯域幅の数字は、実際のトレーニングと推論の性能を支配するテールレイテンシの物語を教えてはくれないからだ。

見過ごされている観点

市場はこれを UALink 対イーサネットという枠で語り続けているが、より持続的な結末は、UALink-over-Ethernet がつなぎではなく恒久的な階層となることかもしれない。もし 51.2T クラスのスイッチ上の UALoE が、推論と中規模トレーニングの相当な割合についてレイテンシ面で「十分に近い」ところに着地するなら、scale-up と scale-out の双方にわたって単一のスイッチング技術、単一の光学サプライチェーン、単一の運用スタックを再利用することの経済的な引力は、克服しがたい。その世界では、ネイティブの UALink スイッチ・シリコンは敗北するというより、決定論が譲れない最高峰のトレーニング pod へと押しやられる —— マーチャント・スイッチのスタートアップが現在その対象として資金を調達している規模よりはるかに小さい TAM だ。これら interconnect-IP の名前にとってのリスクは、UALink が失敗することではない。それは、「十分に良いイーサネット」が、専用ファブリックが最終的に取りに行ける scale-up ソケットの割合を、ひそかに頭打ちにすることだ。