2026-06-06 — ビュー $ALAB · Astera Labs · Scorpio X-Series Smart Fabric Switch

Astera Labs の 320 レーン Scorpio X シリーズ、メモリセマンティックなスケールアップファブリックを PCIe 6 へ押し進める

Astera Labs は 2026 年 5 月 5 日に Scorpio X シリーズ 320 レーンスマートファブリックスイッチを発表した。これはネットワーク内コンピュートを備えた高ラディックスの PCIe 6 スケールアップスイッチであり、同社が 2030 年までに 200 億ドルと見積もる商用スケールアップシリコン市場を狙う。量産立ち上げは 2026 年下半期。

発表内容

2026 年 5 月 5 日、Astera Labs は Scorpio X シリーズ 320 レーンスマートファブリックスイッチを発表し、これを業界最大のオープンなメモリセマンティックファブリックスイッチと称した。最も注目すべき数字はラディックスだ。すなわち単一デバイス上で 320 レーンの PCIe 6 接続性である。これに合わせて同社は Scorpio P シリーズ PCIe ファブリックファミリーを 32 から 320 レーンまでに拡張し、システムアーキテクトにフロントエンドネットワーキングとアクセラレータ相互接続の双方に向けた多様なスイッチ規模を提供する。

訴求点は構造的なものだ。単一の高ラディックススイッチは、かつて小型スイッチのツリーであったものを集約し、より多くのアクセラレータが 1 ホップで互いに到達できるようにする。CEO の Jitendra Mohan はこれを「複数のレガシースイッチを置き換え、単一のホップでより大きなスケールアップクラスタ規模を可能にし、全体の遅延を削減する」スイッチと位置づけた。

なぜ「スケールアップ」と「メモリセマンティック」が重要なのか

AI ネットワーキングの世界はスケールアップ（pod 内でのアクセラレータの緊密で低遅延な結合。Nvidia の NVLink の領域）とスケールアウト（ラック間の Ethernet/InfiniBand ファブリック）に分かれる。Scorpio X シリーズはまさにスケールアップの一手であり、PCIe 6 がそのトランスポートだ。

Astera が依拠する差別化要因はメモリセマンティック接続だ。アクセラレータはソフトウェアネットワーキングスタックではなくネイティブの load/store 操作を用いてファブリック全体に分散したリソースにアクセスするため、ファブリック全体が統一されたメモリプールのように振る舞う。これによりパケット変換のオーバーヘッドが排除され、これは CXL が長年推進してきた概念上の路線と同じものであり、いまや GPU 対 GPU のスケールアップに適用されている。

このスイッチは Hypercast および In-Network Compute と銘打たれたハードウェアエンジンも搭載する。Astera はこれらが集合演算を最大 2 倍に高め、time-to-first-token と tokens-per-watt を改善すると主張する。脚注の詳細は見出しよりも具体的だ。すなわち、ReduceScatter と AllGather のステップをスイッチ自体にオフロードすることにより達成される、従来の Ring AllReduce に対して AllReduce で少なくとも 50% の遅延削減である。

競争上の位置づけ

項目	詳細
レーン / トランスポート	320 レーン、PCIe 6
ファミリー範囲	Scorpio P シリーズは現在 32 から 320 レーン
集合演算の主張	最大 2 倍；Ring AllReduce に対し AllReduce 遅延を少なくとも 50% 削減
量産立ち上げ	2026 年下半期
表明された TAM	商用スケールアップスイッチシリコンは 2030 年までに約 200 億ドル

注目すべきは、Astera が Scorpio を NVLink の真っ向からの代替としてではなく、Nvidia の NVLink Fusion とオープンな UALink 標準の双方に対応するものとして位置づけている点だ。このヘッジこそ興味深い部分である。すなわち、同一のスイッチシリコンを Nvidia 中心のラックにも、AMD/Broadcom/ハイパースケーラのオープン標準陣営にも販売できるようにする。同社は 2026 年 6 月初旬に台北の Computex でこの製品を展示する予定だ。

実務者向けノート

この「2 倍」の集合演算の数字は、いかなるベンダーの集合演算の主張とも同等の慎重さで扱うべきだ。支えとなる検証可能な数字は Ring AllReduce に対する少なくとも 50% の AllReduce 遅延削減であり、それさえもメッセージサイズ、トポロジー、そしてあなたのフレームワークの集合ライブラリが実際にスイッチへオフロードするかどうかに依存する。商用シリコンの論題は、ハイパースケーラとネオクラウドが自前で構築するのではなくスイッチチップを購入する場合にのみ報われる。量産立ち上げは 2026 年下半期であり、したがって真の証拠は今後 2 ～ 3 四半期にわたる design-win の開示であって、スペックシートではない。

見過ごされがちな視点

より静かな物語は、PCIe 6 が NVLink および来たる UALink 200G ファブリックが本来そのために専用設計された仕事を担うよう求められていること、そして PCIe 上のメモリセマンティックな load/store モデルが、生のレーン速度よりも CXL 流のコヒーレンスとアドレッシングの基盤に大きく依拠していることだ。もし「ファブリックをまたぐ load/store」がスケールアップの既定のプログラミングモデルになれば、長期的な競争の焦点は「誰のリンクが最速か」から、開発者が実際に誰のアドレッシング、コヒーレンス、スイッチ内コンピュートのセマンティクスを対象とするかへと移る。これは帯域幅の戦いというよりも IP とソフトウェアエコシステムの戦いだ。これは、下層にどの物理層の旗（PCIe、NVLink Fusion、または UALink）があろうとも、フレームワークが最初に最適化対象とするスイッチシリコンを出荷する者に有利に働く。