2026-06-06 — 조회 $ALAB · Astera Labs · Scorpio X-Series Smart Fabric Switch

Astera Labs의 320레인 Scorpio X 시리즈, 메모리 시맨틱 스케일업 패브릭을 PCIe 6로 끌어올리다

Astera Labs는 2026년 5월 5일 Scorpio X 시리즈 320레인 스마트 패브릭 스위치를 공개했다. 이는 네트워크 내 연산을 갖춘 고래딕스 PCIe 6 스케일업 스위치로, 회사가 2030년까지 200억 달러로 추산하는 상용 스케일업 실리콘 시장을 겨냥하며, 양산 램프업은 2026년 하반기다.

발표 내용

2026년 5월 5일, Astera Labs는 Scorpio X 시리즈 320레인 스마트 패브릭 스위치를 선보이며 이를 업계 최대의 개방형 메모리 시맨틱 패브릭 스위치라고 칭했다. 가장 눈에 띄는 숫자는 래딕스다. 즉 단일 디바이스에서 320레인의 PCIe 6 연결성이다. 이와 함께 회사는 Scorpio P 시리즈 PCIe 패브릭 제품군을 32에서 320레인까지 아우르도록 확장하여, 시스템 아키텍트에게 프런트엔드 네트워킹과 가속기 상호연결 양쪽 모두를 위한 다양한 스위치 규모를 제공한다.

그 핵심 메시지는 구조적이다. 단일 고래딕스 스위치는 과거 소형 스위치들의 트리였던 것을 통합하여, 더 많은 가속기가 한 홉 안에서 서로 도달할 수 있게 한다. CEO Jitendra Mohan은 이를 “여러 레거시 스위치를 대체하여 단일 홉 안에서 더 큰 스케일업 클러스터 규모를 가능하게 하고 전체 지연을 줄이는” 스위치로 규정했다.

왜 “스케일업”과 “메모리 시맨틱”이 중요한가

AI 네트워킹 세계는 스케일업(pod 내에서 가속기를 긴밀하고 저지연으로 결합하는 것, Nvidia NVLink의 영역)과 스케일아웃(랙 간의 Ethernet/InfiniBand 패브릭)으로 나뉜다. Scorpio X 시리즈는 명백히 스케일업 행보이며, PCIe 6가 그 전송 계층이다.

Astera가 의지하는 차별화 요소는 메모리 시맨틱 연결성이다. 가속기는 소프트웨어 네트워킹 스택이 아니라 네이티브 load/store 연산을 사용해 패브릭 전반에 분산된 자원에 접근하므로, 패브릭 전체가 하나의 통합된 메모리 풀처럼 동작한다. 이는 패킷 변환 오버헤드를 제거하며, CXL이 수년간 추진해 온 것과 동일한 개념적 노선으로, 이제 GPU 대 GPU 스케일업에 적용된다.

이 스위치는 또한 Hypercast 및 In-Network Compute라는 이름의 하드웨어 엔진을 탑재한다. Astera는 이들이 집합 연산을 최대 2배까지 높여 time-to-first-token과 tokens-per-watt를 개선한다고 주장한다. 각주의 세부 내용은 헤드라인보다 더 구체적이다. 즉 ReduceScatter와 AllGather 단계를 스위치 자체로 오프로드함으로써 달성되는, 전통적인 Ring AllReduce 대비 AllReduce에서 최소 50%의 지연 감소다.

경쟁 구도에서의 위치

항목	세부
레인 / 전송	320레인, PCIe 6
제품군 범위	Scorpio P 시리즈는 현재 32에서 320레인
집합 연산 주장	최대 2배; Ring AllReduce 대비 AllReduce 지연 최소 50% 감소
양산 램프업	2026년 하반기
명시된 TAM	상용 스케일업 스위치 실리콘 2030년까지 약 200억 달러

주목할 점은 Astera가 Scorpio를 NVLink의 정면 대체품이 아니라 Nvidia의 NVLink Fusion과 개방형 UALink 표준 양쪽 모두와 호환되는 것으로 포지셔닝한다는 것이다. 이 양다리 전략이 흥미로운 대목이다. 즉 동일한 스위치 실리콘을 Nvidia 중심 랙에도, AMD/Broadcom/하이퍼스케일러 개방 표준 진영에도 판매할 수 있게 한다. 회사는 2026년 6월 초 타이베이에서 열리는 Computex에서 이 부품을 선보일 계획이다.

실무자 참고

이 “2배” 집합 연산 수치는 어떤 벤더의 집합 연산 주장과도 동일한 신중함으로 다뤄야 한다. 뒷받침이 되는 검증 가능한 숫자는 Ring AllReduce 대비 최소 50%의 AllReduce 지연 감소이며, 그것조차도 메시지 크기, 토폴로지, 그리고 당신의 프레임워크 집합 라이브러리가 실제로 스위치에 오프로드하는지 여부에 달려 있다. 상용 실리콘 논제는 하이퍼스케일러와 네오클라우드가 자체 제작 대신 스위치 칩을 구매할 때에만 성과를 낸다. 양산 램프업은 2026년 하반기이므로, 진짜 증거는 향후 두세 분기에 걸친 design-win 공개이지 스펙 시트가 아니다.

충분히 고려되지 않은 관점

더 조용한 이야기는, PCIe 6가 NVLink와 곧 나올 UALink 200G 패브릭이 본래 그 목적으로 설계된 일을 맡도록 요구받고 있다는 것, 그리고 PCIe 위의 메모리 시맨틱 load/store 모델이 순수한 레인 속도보다 CXL식 일관성과 주소 지정 기반 작업에 크게 의존한다는 것이다. 만약 “패브릭을 가로지르는 load/store”가 스케일업의 기본 프로그래밍 모델이 된다면, 장기적 경쟁의 초점은 “누구의 링크가 가장 빠른가”에서 개발자가 실제로 누구의 주소 지정, 일관성, 스위치 내 연산 시맨틱을 대상으로 삼는가로 옮겨간다. 이는 대역폭 싸움이라기보다 IP와 소프트웨어 생태계 싸움이다. 이는 하부에 어떤 물리 계층 깃발(PCIe, NVLink Fusion, 또는 UALink)이 놓여 있든, 프레임워크가 가장 먼저 최적화 대상으로 삼는 스위치 실리콘을 출하하는 자에게 유리하게 작용한다.