2026-06-16 — 次浏览 · 台积电（NYSE: TSM） · CoPoS 面板封装线，龙潭厂 · 面板级先进封装 — CoPoS（Chip-on-Panel-on-Substrate）
台积电龙潭 CoPoS 试线双轨厂商评估：全球大厂对决台湾本土供应商，面板级封装量产目标 2028–29 年
台积电龙潭 CoPoS 试线同步评估全球设备大厂与台湾本土供应商，在制程稳定性、成本与交期上正面较量。310×310 mm 面板格式针对 AI 超越光罩尺寸限制的需求，量产目标定于 2028–29 年。
台积电龙潭在做什么
根据 TrendForce 6 月 16 日的报道，台积电位于龙潭的先进封装研发与试产设施，正在其 CoPoS（Chip-on-Panel-on-Substrate）试线上运行两条平行的设备评估轨道。一条使用全球半导体设备大厂（据悉包括应用材料、东京电子及 Lam Research）的工具；另一条使用台湾本土供应商的工具。两条轨道在制程稳定性、设备成本及交货期限上进行正面比较。
正在试产的制程是在 310×310 mm 玻璃基板上进行面板级封装——面积远大于 CoWoS 目前使用的 300mm 晶圆。CoPoS 是台积电对玻璃面板芯片嵌入技术的命名，将芯片（包括计算芯片与内存）嵌入玻璃面板后，以晶圆厂级别的精度在更大面积上布设互连线路。
为何面板级封装对 AI 至关重要
驱动力在于几何限制。NVIDIA Hopper 与 Blackwell 芯片已将 CoWoS-L 封装推至最大光罩尺寸极限——互连基板约 900 mm²。下一代 GPU（Rubin、Vera Rubin）需要跨越更大面积连接更多芯片。300mm 圆形晶圆限制了每”面板”封装的最大基板面积；310×310 mm 方形玻璃面板的面积比晶圆大近 40%，能实现更大的单个封装和更好的每面板芯片良率经济性。
对 AI 基础设施的影响十分直接：若台积电能够量产 CoPoS，CoWoS 基板尺寸对 GPU 至 HBM 带宽的限制将基本消除。Rubin 级及未来芯片在单个 CoPoS 封装内，将能容纳更多 HBM4 堆叠、更多 NVLink 芯片及更密集的小芯片间距，而无需采用多封装系统。
双轨策略的逻辑
同步运行两条厂商评估轨道并不常见，成本也相当高。台积电这样做有几个原因：
供应链韧性。 台积电 2023–2024 年的 CoWoS 爬产受到供应链制约，瓶颈之一是 ABF 基板供应，另一个是设备与材料采购集中于少数供应商。面板级封装使用玻璃基板（不同供应链）及不同的设备集合。双轨并行为供应商选择提供了充分的灵活性。
成本压力。 玻璃面板封装制程需要大尺寸沉积、光刻及刻蚀工具，技术上与晶圆格式设备相似但不完全相同。台湾本土供应商在定制型号上可能提供更低成本与更短交期，但全球大厂拥有更成熟的制程数据库。双轨使台积电获得真实的成本与良率数据，而非厂商自报的估算值。
地缘政治对冲。 台积电长期承受台湾政府及客户要求降低单一供应商依赖的压力。若台湾供应链能在试验中与全球大厂达到同等水平，无论哪条轨道胜出，都具有重要的政策价值。
时间表与量产目标
龙潭 CoPoS 试线的量产准备目标为 2028–2029 年。这一时间表与 Vera Rubin 后下一代 NVIDIA GPU，以及 AMD MI400 后继产品的量产爬坡期吻合。2026 年的试线距量产资质认证约有 24–36 个月——对于面板级封装这样新颖的制程而言相当紧张。
双轨决策需要在台积电向客户产品设计确认 CoPoS 依赖关系前，收敛为单一量产轨道或分层主备方案。根据 2028 年量产目标倒推，这一决策窗口可能落在 2027 年。
值得关注的设备竞争维度
| 类别 | 全球大厂 | 台湾本土供应商 |
|---|---|---|
| 制程数据库 | 深厚（晶圆格式类比） | 仍在建立中 |
| 交期 | 较长（订单积压） | 可能更短 |
| 单台成本 | 较高 | 较低 |
| 定制化速度 | 较慢（大型组织） | 较快（距客户近） |
| 地缘政治风险 | 较低（多元化） | 较高（台湾集中） |
全球大厂的优势是知识深度；台湾供应商的优势是接近性与响应速度。台积电最理想的结果可能是混合方案：制程最关键步骤（精细间距光刻、沉积均匀性）采用全球大厂工具，外围步骤采用成本与交期优先的台湾供应商工具。
从业者视角
对于追踪 AI 封装供应链的投资者而言，CoPoS 双轨公告有两层含义。近期：台积电已在面板封装上进入认真的研发投入阶段——这不是路线图幻灯片，而是正在运行的试产线，竞争厂商的硬件已就位。长期：赢得本次评估的厂商，将成为可能是本十年规模最大的先进封装建设的主要设备供应商。应用材料、东京电子及 Lam Research 均有可观的封装营收敞口；台湾竞争者多在台湾上市，西方分析师关注相对有限。
对于构建三到五年 AI 基础设施模型的人而言，CoPoS 是打破当前每封装 GPU 芯片数量上限的技术。封装基板是 Rubin 级芯片及其后继者的根本制约。这条试线决定这一制约能否解除。
鲜少被讨论的角度
面板级封装的物理特性带来了晶圆格式不存在的问题：面板翘曲。310×310 mm 亚毫米厚度的玻璃面板在热循环过程中的挠曲程度远超 300mm 硅晶圆。让铜柱键合、薄膜 RDL 布线与芯片贴装在翘曲玻璃面板上全部可靠运作，是一个材料科学问题，同样也是设备问题。能够解决翘曲补偿的厂商——无论是通过材料制程控制还是能够适应面板形状的自适应光刻——无论成本或交期如何，都将赢得这场试验。这是驱动双轨评估、却鲜有报道的核心技术变量：台积电不只在评估工具，更是在评估谁的制程控制能够驾驭玻璃。