2026-06-16 👁️ — 조회 · TSMC (NYSE: TSM) · CoPoS 패널 패키징 라인, 룽탄 공장 · 패널 레벨 첨단 패키징 — CoPoS (Chip-on-Panel-on-Substrate)

TSMC 룽탄 CoPoS 시험 라인 이중 트랙 평가 — 글로벌 대형 공급업체 vs. 대만 로컬, 2028–29년 양산 목표

TSMC 룽탄 CoPoS 시험 라인이 글로벌 장비 대기업과 대만 로컬 공급업체를 동시 평가하며 공정 안정성·비용·납기를 직접 비교한다. 310×310 mm 패널 형식은 AI의 레티클 크기 한계를 돌파하는 수단이며, 양산 목표는 2028–29년이다.

룽탄에서 TSMC가 하는 일

TrendForce 6월 16일 보도에 따르면, TSMC의 룽탄 첨단 패키징 R&D·시험 라인 시설은 CoPoS(Chip-on-Panel-on-Substrate) 시험 라인에서 두 개의 병행 장비 평가 트랙을 운영 중이다. 한 트랙은 글로벌 반도체 장비 대기업(어플라이드 머티어리얼즈, TEL, 램 리서치 포함으로 파악됨)의 툴을 사용하고, 다른 트랙은 대만 로컬 공급업체의 툴을 사용한다. 두 트랙은 공정 안정성, 장비 비용, 납기에서 직접 비교 평가된다.

시험 중인 공정은 310×310 mm 유리 기판 위의 패널 레벨 패키징으로, CoWoS가 현재 사용하는 300mm 웨이퍼보다 훨씬 크다. CoPoS는 TSMC가 유리 패널에 칩(컴퓨팅 다이와 메모리 포함)을 내장한 후 웨이퍼 팹 수준의 정밀도로 더 넓은 표면에 인터커넥트를 배선하는 기술에 붙인 명칭이다.

패널 레벨 패키징이 AI에 중요한 이유

원인은 기하학적 한계다. NVIDIA Hopper와 Blackwell 칩은 이미 CoWoS-L 패키지를 최대 레티클 크기 한계인 약 900 mm² 기판까지 밀어붙이고 있다. 차세대 GPU(Rubin, Vera Rubin)는 더 넓은 면적에 더 많은 다이를 연결해야 한다. 300mm 원형 웨이퍼는 패키지 “패널”당 최대 기판 면적을 제한하지만, 310×310 mm 정사각형 유리 패널은 웨이퍼보다 면적이 약 40% 넓어 패널당 더 큰 단일 패키지와 더 나은 다이 경제성을 실현한다.

AI 인프라에 대한 영향은 직접적이다. TSMC가 CoPoS를 양산할 수 있다면, CoWoS 기판 크기가 GPU-HBM 대역폭에 부과하는 제약이 사실상 사라진다. Rubin급 이후 칩은 단일 CoPoS 패키지 내에 더 많은 HBM4 스택, 더 많은 NVLink 다이, 더 조밀한 칩렛 피치를 수용할 수 있게 된다.

이중 트랙 전략의 논리

두 개의 공급업체 트랙을 동시에 운영하는 것은 이례적이며 비용도 만만치 않다. TSMC가 이를 시행하는 이유는 여러 가지다.

공급망 복원력. TSMC의 2023–2024년 CoWoS 램프업은 공급망 제약을 받았다. 병목 중 하나는 ABF 기판 공급 부족이었고, 다른 하나는 소수 공급업체에 집중된 장비·소재 조달이었다. 패널 레벨 패키징은 유리 기판(다른 공급망)과 다른 장비 세트를 사용한다. 병행 트랙은 공급업체 선택의 유연성을 확보해준다.

비용 압력. 유리 패널 패키징 공정에는 대형 증착·리소그래피·식각 툴이 필요하며, 기술적으로는 웨이퍼 형식과 유사하지만 동일하지 않다. 대만 로컬 공급업체는 맞춤 구성에서 더 낮은 비용과 짧은 납기를 제공할 수 있는 잠재력을 갖고 있으나, 글로벌 대기업은 더 성숙한 공정 라이브러리를 보유하고 있다. 두 트랙을 모두 운영함으로써 TSMC는 공급업체가 제시하는 추정치가 아닌 실제 비용과 수율 데이터를 확보할 수 있다.

지정학적 헤징. TSMC는 대만 정부와 고객들로부터 단일 공급업체 의존도를 줄이라는 지속적인 압박을 받고 있다. 대만 공급망이 글로벌 대기업과 동등한 성능을 입증할 수 있는 파일럿은 어느 트랙이 승리하든 정치적으로 유용하다.

타임라인과 양산 목표

룽탄 CoPoS 파일럿은 2028–2029년 양산 준비를 목표로 한다. 이 타임라인은 Vera Rubin 이후 차차세대 NVIDIA GPU 아키텍처의 양산 램프업과, AMD MI400 후속 로드맵에 부합한다. 2026년 파일럿은 생산 자격 취득까지 약 24–36개월의 여유를 두고 있으며, 패널 레벨 패키징 같은 새로운 공정으로서는 빡빡한 일정이다.

이중 트랙 결정은 TSMC가 CoPoS 의존 고객 제품 설계를 확정하기 전에 단일 양산 트랙 또는 계층적 주·백업 방식으로 수렴되어야 한다. 2028년 양산 목표에서 역산하면 이 결정 창은 2027년으로 좁혀진다.

장비 경쟁에서 주목할 지표

글로벌 대기업의 장점은 지식의 깊이, 대만 공급업체의 장점은 근접성과 대응력이다. TSMC가 이상적으로 원하는 결과는 아마도 하이브리드 방식일 것이다. 공정상 가장 중요한 단계(미세 피치 리소그래피, 증착 균일성)에는 글로벌 대기업 툴, 비용과 납기가 더 중요한 주변 단계에는 대만 공급업체 툴을 사용하는 방식이다.

실무자 노트

AI 패키징 공급망을 추적하는 투자자에게 CoPoS 이중 트랙 발표는 두 가지 시사점을 갖는다. 단기: TSMC는 패널 패키징에 대한 진지한 R&D 투자 단계에 진입했음이 확인된다. 로드맵 슬라이드가 아니라, 경쟁 공급업체의 하드웨어가 실제로 가동 중인 시험 라인이다. 장기: 이번 평가에서 승리한 업체는 이 10년 최대 규모의 첨단 패키징 구축에서 주요 장비 공급업체가 될 수 있다. 어플라이드 머티어리얼즈, TEL, 램 리서치는 모두 패키징 부문에 상당한 매출 노출이 있고, 대만 경쟁사들은 대부분 대만 주식시장에 상장돼 있어 서방 애널리스트의 커버리지가 상대적으로 적다.

3–5년 AI 인프라 모델을 구축하는 사람에게 CoPoS는 현재의 패키지당 GPU 다이 수 한계를 제거하는 기술이다. 패키징 기판이 Rubin급 칩과 그 이후 세대의 근본적인 제약이다. 이 시험 라인이 그 제약을 해소할지 여부를 결정한다.

덜 주목받는 관점

패널 레벨 패키징의 물리적 특성은 웨이퍼 레벨에는 없는 문제를 만든다. 패널 휨과 뒤틀림이다. 310×310 mm에 서브밀리미터 두께의 유리 패널은 열 사이클 과정에서 300mm 실리콘 웨이퍼와 다른 방식으로 휜다. 휘어진 유리 패널 전체에서 구리 필러 본딩, 박막 RDL 배선, 칩 부착이 모두 안정적으로 작동하게 하는 것은 장비 문제인 동시에 소재과학 문제다. 휨 보정을 해결하는 업체——소재 공정 제어를 통해서든, 패널 형상에 적응하는 어댑티브 리소그래피를 통해서든——는 비용이나 납기와 상관없이 이 파일럿에서 승리한다. 이것이 이중 트랙 평가를 구동하는 핵심 기술 변수이지만 보도에서 거의 다루어지지 않는다. TSMC는 장비를 평가하는 것이 아니라, 누구의 공정 제어가 유리를 다룰 수 있는지를 평가하고 있다.

출처

• TSMC, CoPoS 시험 라인에서 이중 트랙 평가 실시…글로벌-로컬 공급업체 경쟁 촉발 — TrendForce ↗
• TSMC CoPoS 패널 레벨 패키징 — Digitimes 보도 ↗