2026-05-19 — ビュー $RMBS · Rambus + Synopsys · HBM3E / HBM4 controller + PHY IP
HBM コントローラ競争 — Rambus vs Synopsys、AI アクセラレータのメモリ IP 戦
Rambus（RMBS）と Synopsys（SNPS）の HBM コントローラ IP 競争が、どの AI アクセラレータシリコンが予定通り出荷されるかを決める。NVIDIA / AMD / ハイパースケーラー ASIC はすべて 4-8 個の HBM スタックを搭載；各スタックは両社のどちらかからライセンスされた controller + PHY IP を使う。
すべての NVIDIA Blackwell、すべての AMD MI400、すべてのハイパースケーラー AI アクセラレータには、計算ダイの隣に 4〜8 個の HBM スタック が搭載されている。各スタックは controller + PHY（物理層）IP block を介して SoC と通信し、その IP は次のいずれかからライセンスされる：Rambus（RMBS） または Synopsys（SNPS）。
これは AI インフラで最も議論されていないボトルネック。2024-2025 のヘッドラインは CoWoS、2026-2027 は HBM コントローラだ。
HBM Controller IP ブロックが実際にやること
HBM（High Bandwidth Memory）は 3D 積層 DRAM で、シリコンインターポーザー上で計算ダイの隣に座る。通信のために SoC が必要とするのは：
| ブロック | 機能 |
|---|---|
| メモリコントローラ（デジタル） | SoC のメモリ要求を HBM コマンド（read/write/refresh/training）に翻訳 |
| PHY（物理層） | アナログ/ミックスドシグナル層、>1000 ピンの HBM インターフェースを 6.4 Gbps+ /ピンで実駆動 |
| Refresh + ECC + RAS ロジック | 信頼性、可用性、保守性 —— 持続的 AI ワークロード下で HBM を安定維持 |
| 電源管理 | HBM4 は DVFS（動的電圧/周波数調整）対応；コントローラが管理 |
Controller + PHY ペアは単位としてライセンスされる。顧客（NVIDIA、AMD、ハイパースケーラー、時には HBM ベンダーの自社リファレンス）は計算ダイ隣にインスタンス化する。
2 社の比較
Rambus（RMBS）—— メモリ IP スペシャリスト
| 観点 | Rambus のポジション |
|---|---|
| HBM3E コントローラ | 量産中、複数顧客設計 |
| HBM4 コントローラ | 2025 テープアウト発表；2026 量産シリコン |
| PHY サポート | 8.4-9.6 Gbps/ピン（HBM4 仕様）；DDR5 / LPDDR5X / GDDR7 も |
| 信頼性機能 | オンダイ ECC、post-package repair（PPR）、RAS カウンタ |
| 顧客（開示） | NVIDIA（HBM ベンダーリファレンス経由）、AMD、複数のハイパースケーラー ASIC 設計 |
| ビジネスモデル | 純粋 IP ライセンス + スタックあたりロイヤリティ |
| 強み | 30 年以上のメモリ IP 系譜；SK Hynix、Micron、Samsung のリファレンスフローと最も密接 |
| 弱み | 企業が小さい（時価総額 ~$10 億）；広範な EDA ライセンスとバンドルできない |
Synopsys（SNPS）—— HBM を含む広範な IP カタログ
| 観点 | Synopsys のポジション |
|---|---|
| HBM3E コントローラ | DesignWare 経由で量産；チップレットリファレンスフローでバンドル |
| HBM4 コントローラ | 2024 発表；2025 サンプル；2025 末量産テープアウト |
| PHY サポート | HBM4 仕様準拠（8.4 Gbps/ピン基準、9.6+ もロードマップ） |
| 信頼性機能 | ECC、RAS、DesignWare 検証 IP と統合 |
| 顧客（開示） | ハイパースケーラー ASIC 設計（Google TPU、AWS Trainium、MS Maia は設計のどこかで Synopsys IP を使用）、Intel、AMD MI300/400 サイクル |
| ビジネスモデル | IP ライセンス、しばしば EDA ツール契約とバンドル |
| 強み | 単一ベンダーの利便性（EDA + IP + 検証 + 現在 ANSYS シミュレーションも）；TSMC リファレンスフロー統合最深 |
| 弱み | メモリ IP は多くの製品ラインの 1 つ；Rambus ほど専業ではない |
なぜこの競争が AI 能力にとって重要か
HBM コントローラが制約になりつつある 3 つの構造的理由：
1. 次世代 AI アクセラレータには HBM4 が必須
Blackwell クラスの後継機（NVIDIA Rubin、AMD MI500 クラス、Intel Falcon Shores 2、ハイパースケーラー ASIC v2）はすべて 12-Hi スタック HBM4、スタックあたり ~2 TB/s、36-48 GB 容量をターゲット。HBM3E は 2026 年中盤までに新フラッグシップ AI シリコンには EOL。
新しい HBM4 コントローラ IP ブロックは：
- ターゲットファウンドリ（TSMC N3/N2）で検証必要
- HBM ベンダーのスタックと共同設計
- 顧客の計算ダイでテープアウト + 初期シリコン
これは IP 利用可能から出荷シリコンまで 12-18 ヶ月のタイムライン。Rambus または Synopsys の HBM4 IP が遅延すれば、下流の顧客も遅延する。
2. 数量の数学 —— すべてのスタックがロイヤリティを支払う
2026 年の概算ユニット計算：
- 500 万個の Blackwell クラス GPU が 2026 年に出荷（現在のアナリストコンセンサスより）
- × GPU あたり HBM スタック 8 個 = 4,000 万 HBM スタック
- × スタックあたり $1-5 コントローラ IP ロイヤリティ = 年換算 $40-200M —— メモリ収益の上に乗るコントローラ IP のみ
AMD MI400 + ハイパースケーラー ASIC を加算。2026 年の総 HBM コントローラ IP 市場はおそらく $150-400M、ほぼすべてが Rambus + Synopsys に獲得される。
3. HBM5 は地平線上（2027-2028）
JEDEC の HBM5 ワーキンググループは スタックあたり 3+ TB/s 64 GB 容量をターゲット。IP 層はシリコンランプ前に進化する必要がある。最初に商用 HBM5 コントローラを出すベンダーがデフォルトで次の 3 年サイクルを勝ち取る —— 設計を勝ち取ると HBM IP のスイッチングコストは高い。
誰が誰を使っているか
開示は薄い（HBM 顧客関係は NDA 重視）が、公開で追跡可能なもの：
| シリコン | HBM 世代 | おそらくのコントローラ IP | 注記 |
|---|---|---|---|
| NVIDIA Blackwell B200 | HBM3E | 混合（Rambus + Synopsys の役割） | 複数 HBM ベンダー → 複数 IP タッチポイント |
| AMD MI300X / MI325X | HBM3 | Rambus リファレンスフロー | 長期の AMD-Rambus 関係 |
| AMD MI400（近日） | HBM4 | Synopsys 寄り可能性 | Synopsys DesignWare HBM4 共同設計発表済 |
| Google TPU v6/v7 | HBM3E | Synopsys（社内カスタマイズ） | 2024 TPU プレゼンで開示 |
| AWS Trainium 3 | HBM3E | Synopsys | AWS シリコン設計パートナー開示より |
| Intel Falcon Shores 2 | HBM3E → HBM4 | Synopsys + Intel 社内 | 混合モデル |
| Microsoft Maia 2 | HBM3E | Synopsys 可能性 | ハイパースケーラー ASIC は Synopsys バンドルを好む |
ヘッドライン観察： ハイパースケーラーは Synopsys 寄り（EDA 支出とバンドル）。純商売アクセラレータベンダー（NVIDIA、AMD）は複数ソース寄り。Rambus は HBM4 サイクルでシェアを獲得中 —— HBM ベンダー専属共同設計のため；ただし Synopsys は絶対収益で依然リード。
両社のリスク
- HBM ベンダー内製化。 SK Hynix は自社コントローラ IP チームを持つ；HBM SKU の一部として事前検証済コントローラの提供を開始すれば、Rambus と Synopsys は両方とも該当設計のスタックあたりロイヤリティを失う。
- 顧客内製化。 深いシリコンチームを持つハイパースケーラー（Google、AWS）は、設計を完全所有したいために HBM コントローラを内製化する可能性。タイムラインは 2027-2028 年あたり。アドレッサブル市場に上限を設ける。
- HBM4 仕様遅延。 9.6 Gbps/ピン版は依然 JEDEC で確定作業中。仕様に意味のある変更があれば、両社とも再テープアウト —— 両社にとってコスト大。
Practitioner note
ビルダー / シリコン設計者向け：
- カスタム AI アクセラレータを仕様策定中なら、IP ライセンス署名から初期シリコンまで 4-6 四半期を予算化。HBM4 IP 利用可能性がクリティカルパスのリードタイムで、計算 IP ではない。
- 可能なら HBM コントローラ IP を複数ソース化。 両社のシリコンは機能する；サイクル途中でバックアップを持ち込むのは難しいが、最初からデュアルソースなら単一ベンダー遅延がテープアウトをゲートするのを防げる。
- 投資家向け： HBM コントローラのロイヤリティ流は AI サーバー量 × HBM 強度に最もレバレッジが効く。RMBS はピュアプレイ；SNPS はバンドルプレイ。両社とも 2026-2028 HBM4-HBM5 移行を通じて複利。
過小評価されている角度：HBM コントローラ IP は AI インフラの中で静かに複利する層。業界ヘッドラインが TSMC 能力、NVIDIA GPU 出荷、メモリモジュール ASP に集中するとき、スタックあたりコントローラロイヤリティはひたすら成長 —— アクセラレータはすべて 4-8 個のスタックを積むから。2026 年に AI シリコン全体で 5,000 万 HBM スタックが出荷され、2028 年に 2 億までスケールすれば、IP 層はシリコン量ペースで複利する。誰かが数字を出すまで見えない。