2026-05-19 — 조회 $RMBS · Rambus + Synopsys · HBM3E / HBM4 controller + PHY IP
HBM 컨트롤러 경쟁 — Rambus vs Synopsys, AI 가속기 메모리 IP 전쟁
Rambus(RMBS)와 Synopsys(SNPS)의 HBM 컨트롤러 IP 경쟁이 어떤 AI 가속기 실리콘이 제때 출하될지 결정한다. 모든 NVIDIA / AMD / 하이퍼스케일러 ASIC는 4-8개의 HBM 스택을 탑재; 각 스택은 두 회사 중 하나로부터 라이선스된 컨트롤러 + PHY IP를 사용한다.
모든 NVIDIA Blackwell, 모든 AMD MI400, 모든 하이퍼스케일러 AI 가속기는 컴퓨트 다이 옆에 4~8개의 HBM 스택을 탑재한다. 각 스택은 SoC와 통신하기 위해 컨트롤러 + PHY(물리 계층) IP block을 거치며, 그 IP는 둘 중 하나로부터 라이선스: Rambus(RMBS) 또는 Synopsys(SNPS).
이것이 AI 인프라에서 가장 적게 논의된 병목. 2024-2025 헤드라인은 CoWoS였다면, 2026-2027은 HBM 컨트롤러가 차지한다.
HBM 컨트롤러 IP 블록이 실제로 하는 일
HBM(High Bandwidth Memory)은 실리콘 인터포저 위에서 컴퓨트 다이 옆에 자리잡는 3D 적층 DRAM. 통신을 위해 SoC가 필요로 하는 것:
| 블록 | 기능 |
|---|---|
| 메모리 컨트롤러(디지털) | SoC 메모리 요청을 HBM 명령(read/write/refresh/training)으로 변환 |
| PHY(물리 계층) | 아날로그/믹스드 시그널 계층, >1000핀 HBM 인터페이스를 핀당 6.4 Gbps+로 실제 구동 |
| Refresh + ECC + RAS 로직 | 신뢰성, 가용성, 서비스 가능성 —— 지속적 AI 워크로드에서 HBM 안정 유지 |
| 전원 관리 | HBM4는 DVFS(동적 전압/주파수 조정) 지원; 컨트롤러가 관리 |
컨트롤러 + PHY 쌍은 단일 단위로 라이선스. 고객(NVIDIA, AMD, 하이퍼스케일러, 때로는 HBM 벤더의 자체 레퍼런스)이 컴퓨트 다이 옆에 인스턴스화.
두 회사 비교
Rambus(RMBS) — 메모리 IP 전문
| 측면 | Rambus 포지션 |
|---|---|
| HBM3E 컨트롤러 | 양산 중, 다수 고객 설계 |
| HBM4 컨트롤러 | 2025 테이프아웃 발표; 2026 양산 실리콘 |
| PHY 지원 | 8.4-9.6 Gbps/핀(HBM4 사양); DDR5 / LPDDR5X / GDDR7도 |
| 신뢰성 기능 | 온다이 ECC, post-package repair(PPR), RAS 카운터 |
| 고객(공시) | NVIDIA(HBM 벤더 레퍼런스 경유), AMD, 다수 하이퍼스케일러 ASIC 설계 |
| 비즈니스 모델 | 순수 IP 라이선스 + 스택당 로열티 |
| 강점 | 30년 이상의 메모리 IP 혈통; SK 하이닉스, Micron, Samsung 레퍼런스 플로와 가장 밀접 |
| 약점 | 작은 회사(시총 ~$10억); 더 넓은 EDA 라이선스와 번들링 불가 |
Synopsys(SNPS) — HBM 포함 더 넓은 IP 카탈로그
| 측면 | Synopsys 포지션 |
|---|---|
| HBM3E 컨트롤러 | DesignWare 경유 양산; 칩렛 레퍼런스 플로에 번들 |
| HBM4 컨트롤러 | 2024 발표; 2025 샘플; 2025년 말 양산 테이프아웃 |
| PHY 지원 | HBM4 사양 부합(8.4 Gbps/핀 기준, 9.6+ 로드맵) |
| 신뢰성 기능 | ECC, RAS, DesignWare 검증 IP와 통합 |
| 고객(공시) | 하이퍼스케일러 ASIC 설계(Google TPU, AWS Trainium, MS Maia 모두 설계 어딘가에서 Synopsys IP 사용), Intel, AMD MI300/400 사이클 |
| 비즈니스 모델 | IP 라이선스, EDA 도구 계약과 자주 번들 |
| 강점 | 단일 벤더 편의성(EDA + IP + 검증 + 이제 ANSYS 시뮬레이션도); TSMC 레퍼런스 플로 통합 가장 깊음 |
| 약점 | 메모리 IP는 여러 제품 라인 중 하나; Rambus만큼 전문화되지 않음 |
이 경쟁이 AI 캐파에 왜 중요한가
HBM 컨트롤러가 제약 요인이 되어가는 3가지 구조적 이유:
1. 차세대 AI 가속기에는 HBM4가 필수
Blackwell급 후속(NVIDIA Rubin, AMD MI500급, Intel Falcon Shores 2, 하이퍼스케일러 ASIC v2)은 모두 12-Hi 스택 HBM4, 스택당 ~2 TB/s, 36-48 GB 용량을 목표. HBM3E는 2026년 중반까지 신규 플래그십 AI 실리콘에는 EOL.
새로운 HBM4 컨트롤러 IP 블록은:
- 목표 파운드리(TSMC N3/N2)에서 검증 필요
- HBM 벤더 스택과 공동 설계
- 고객 컴퓨트 다이에서 테이프아웃 + 초기 실리콘
이는 IP 가용성에서 출하 실리콘까지 12-18개월 타임라인. Rambus나 Synopsys의 HBM4 IP가 지연되면 하류 고객도 지연된다.
2. 수량 산수 —— 모든 스택이 로열티를 지불
2026년 대략 단위 계산:
- 500만개의 Blackwell급 GPU가 2026년 출하(현재 애널리스트 컨센서스 기준)
- × GPU당 HBM 스택 8개 = 4,000만 HBM 스택
- × 스택당 $1-5 컨트롤러 IP 로열티 = 연환산 $40-200M —— 메모리 매출 위에 얹히는 컨트롤러 IP만
AMD MI400 + 하이퍼스케일러 ASIC 추가. 2026년 총 HBM 컨트롤러 IP 시장은 plausibly $150-400M, 거의 전부가 Rambus + Synopsys로 캡처.
3. HBM5는 지평선 위(2027-2028)
JEDEC의 HBM5 워킹 그룹은 스택당 3+ TB/s 64 GB 용량 목표. IP 계층은 실리콘 램프 이전에 진화해야 한다. 상용 HBM5 컨트롤러를 먼저 출시하는 벤더가 기본값으로 다음 3년 사이클 승리 —— 설계를 따내면 HBM IP의 스위칭 비용이 높다.
누가 누구를 쓰는가
공시는 적다(HBM 고객 관계는 NDA 비중 큼)지만, 공개적으로 추적 가능한 것들:
| 실리콘 | HBM 세대 | 가능성 있는 컨트롤러 IP | 비고 |
|---|---|---|---|
| NVIDIA Blackwell B200 | HBM3E | 혼합(Rambus + Synopsys 역할) | 다수 HBM 벤더 → 다수 IP 접점 |
| AMD MI300X / MI325X | HBM3 | Rambus 레퍼런스 플로 | 장기 AMD-Rambus 관계 |
| AMD MI400(곧) | HBM4 | Synopsys 비중 가능성 | Synopsys DesignWare HBM4 공동 설계 발표 |
| Google TPU v6/v7 | HBM3E | Synopsys(내부 커스텀) | 2024 TPU 프레젠테이션에서 공시 |
| AWS Trainium 3 | HBM3E | Synopsys | AWS 실리콘 설계 파트너 공시 |
| Intel Falcon Shores 2 | HBM3E → HBM4 | Synopsys + Intel 내부 | 혼합 모델 |
| Microsoft Maia 2 | HBM3E | Synopsys 가능성 | 하이퍼스케일러 ASIC는 Synopsys 번들 선호 |
헤드라인 관찰: 하이퍼스케일러는 Synopsys 쪽(EDA 지출과 번들). 순수 상매 가속기 벤더(NVIDIA, AMD)는 다중 소스 쪽. Rambus는 HBM4 사이클에서 점유율 획득 중 —— HBM 벤더와의 전속 공동 설계 덕분에; 다만 Synopsys가 절대 매출에서는 여전히 리드.
두 회사의 리스크
- HBM 벤더 내재화. SK 하이닉스는 자체 컨트롤러 IP 팀을 보유; HBM SKU의 일부로 사전 검증된 컨트롤러 제공을 시작하면 Rambus와 Synopsys 모두 해당 설계의 스택당 로열티 손실.
- 고객 내재화. 깊은 실리콘 팀을 가진 하이퍼스케일러(Google, AWS)는 설계를 완전히 소유하고 싶어 HBM 컨트롤러를 내재화할 가능성. 타임라인 대략 2027-2028. 어드레서블 시장에 캡 설정.
- HBM4 사양 지연. 9.6 Gbps/핀 변종은 여전히 JEDEC에서 마무리 중. 사양에 의미 있는 변경이 있으면 두 회사 모두 재테이프아웃 —— 두 회사에 비용 큼.
Practitioner note
빌더 / 실리콘 설계자 대상:
- 커스텀 AI 가속기 스펙을 짜는 중이라면, IP 라이선스 서명에서 초기 실리콘까지 4-6분기 예산. HBM4 IP 가용성이 크리티컬 패스 리드 타임이지, 컴퓨트 IP가 아니다.
- 가능하면 HBM 컨트롤러 IP를 멀티 소스. 두 회사 실리콘은 작동; 사이클 중간에 백업을 가져오는 건 어렵지만 처음부터 듀얼 소스면 단일 벤더 지연이 테이프아웃을 막는 것을 방지.
- 투자자 대상: HBM 컨트롤러 로열티 스트림은 AI 서버 볼륨 × HBM 강도에 가장 레버리지가 크다. RMBS는 퓨어 플레이; SNPS는 번들 플레이. 두 회사 모두 2026-2028 HBM4-HBM5 전환을 통해 복리.
과소평가된 각도: HBM 컨트롤러 IP는 AI 인프라에서 조용히 복리하는 계층. 업계 헤드라인이 TSMC 캐파, NVIDIA GPU 출하, 메모리 모듈 ASP에 집중할 때, 스택당 컨트롤러 로열티는 그저 계속 성장 —— 모든 가속기가 4-8개 스택을 탑재하기 때문. 2026년에 AI 실리콘 전체에서 5,000만 HBM 스택이 출하되고 2028년에 2억까지 확장되면, IP 계층은 실리콘 볼륨 속도로 복리한다. 누군가 산수를 보여주기 전까지는 보이지 않는다.