2026-05-18 — ビュー $SNPS · Synopsys · Design Compiler · ICC · PrimeTime · IP catalog

Synopsys（SNPS）— すべての AI アクセラレータを設計する EDA + IP デュオポリ・リーダー

Synopsys は最大の EDA ベンダーかつ最大の商用 IP カタログ（約 4500 タイトル）。すべての NVIDIA、AMD、ハイパースケーラー ASIC、Arm ベースサーバー CPU が Synopsys ツールで設計される。$350 億の ANSYS 買収は 2025 年完了。

Synopsys（NASDAQ: SNPS）は世界の 最大の EDA ベンダー と 最大の商用 IP カタログ。すべての NVIDIA Blackwell、すべての AMD MI400、すべてのハイパースケーラー独自 ASIC（Google TPU、AWS Trainium、Microsoft Maia）、すべての Arm ベースサーバー CPU が Synopsys ツールで設計されてから TSMC に製造を発注。

Synopsys が販売するもの

プロダクトライン	内容	収益の役割
設計ツール（EDA）	Design Compiler、IC Compiler II、Fusion Compiler、PrimeTime	収益の約 50%、約 70% リカーリング
検証	VCS シミュレータ、Verdi デバッガー、ZeBu エミュレーション	収益の約 25%
IP カタログ	約 4500 タイトル — インターフェース IP（PCIe Gen6、USB4、HBM、DDR5）、ファウンデーション IP、セキュリティ IP、ARC プロセッサコア	収益の約 20%、最も急成長セグメント
ANSYS（2025 年完了）	マルチフィジックスシミュレーション（熱、構造、RF）	新セグメント —— TAM を約 $50 億拡張

なぜ「ピック＆ショベル」プレイか

AI ワークロード向けに設計されるすべてのチップは以下のファネルを通る：

アーキテクトが ASIC を設計  →  Synopsys + Cadence に EDA ツール料を支払う
       ↓
設計エンジニアが Synopsys IP（PCIe / USB / DDR / HBM）を使用  →  チップごとに IP ロイヤリティを支払う
       ↓
検証エンジニアが VCS シミュレーションを実行  →  Synopsys にコンピュート + ライセンスを支払う
       ↓
TSMC で tape out  →  Synopsys 収益クローズ、TSMC 収益開始

Synopsys は TSMC が設計を見る前に収益を獲得し、かつ出荷されるすべてのチップからロイヤリティを集め続ける。1 設計あたり 2 つの収益イベント。

AI 駆動 EDA レバレッジ：DSO.ai

2026 年の非自明なレバレッジは DSO.ai —— Synopsys の AI 駆動設計空間オプティマイザ。DSO.ai は強化学習を使って、人間の設計者より優れた PPA（power, performance, area）ターゲットを 50% 短い時間で見つける。

採用は本物：

NVIDIA は H100/Blackwell 設計サイクルで DSO.ai 使用を開示
Samsung Foundry が先端ノード設計向けに DSO.ai の複数年契約を締結
TSMC のリファレンスフローは N3/N2 のデフォルトとして DSO.ai を含む

これは「AI が AI チップを設計する」 —— Synopsys が最適化を収益化する。各 DSO.ai 顧客はベースライン EDA を上回るプレミアムを支払う —— 通常、契約規模で 30-50% アップリフト。

ANSYS 買収が TAM を拡張

2025 年 1 月、$350 億で完了。Synopsys + ANSYS は以下にわたるカバレッジを与える：

チップ設計（Synopsys コア）
マルチフィジックスシミュレーション（ANSYS —— 熱、構造、RF、流体）
System-of-systems モデリング（ANSYS + Synopsys デジタルツイン）

なぜ AI に重要か：ラックおよびデータセンターレベルの熱モデリングは今や EDA 問題。 1.4 MW NVIDIA ラックを設計するには、チップ電力プロファイルと相互作用する熱シミュレーションが必要。ANSYS がそのワークフローを所有；Synopsys + ANSYS は統合スタックを販売。

競争上の堀

	Synopsys	Cadence	Siemens EDA	その他
EDA シェア（先端ノード）	~35-40%	~30-35%	~15%	~15%
IP カタログサイズ	~4500 タイトル	~1500 タイトル	~500	なし
ファウンドリリファレンスフロー	すべての主要（TSMC、Samsung、Intel）	すべての主要	一部	なし
AI 駆動ツール	DSO.ai（リード）	Cerebrus（追いついている）	未開示	なし

Synopsys + Cadence デュオポリが EDA 支出の約 70% を獲得。Siemens EDA（旧 Mentor Graphics）は 3 位、先端ノードでは大きく遅れている。デュオポリは構造的：顧客固有ツールが多すぎる、ファウンドリ検証が多すぎる、スイッチングコストが高すぎる。

リスク

EUV / GAA ノード移行サイクル。 顧客はノード移行年（N3 → N2 → A16）に EDA をより多く支出。収益は年をまたいで凸凹。
中国輸出規制。 Synopsys は特定の先端ノード EDA を PRC に販売することを制限されている。約 10% の収益エクスポージャー。
ANSYS 統合。 $350 億ディール —— 統合リスクは現実。大規模 EDA 統合の歴史実績はまちまち。

Practitioner note

チップ設計に依存するビルダー向け：

カスタムシリコン（小型 ASIC でも）を構築している場合、 Synopsys + Cadence のライセンスは設計コストの 80%+ を占める。それに応じて計画を立てる —— EDA ライセンス契約は通常 3 年コミット、シートあたり $1-10M。
DSO.ai は設計サイクルを 30-50% 短縮する。 競争相手が使っていてあなたが使っていない場合、同等の複雑さで time-to-silicon は 6-12 ヶ月遅れる。スタートアップにとってこれは重要。
IP カタログ採用率を見る。 Synopsys は非 NVIDIA 設計で PCIe Gen6 + HBM4 PHY のデフォルトとして増加。Rambus と同じアップグレードサイクルを追うが、顧客ミックスが異なる。

過小評価される角度：Synopsys + Cadence は収益がチップ設計開始に依存し、チップ出荷には依存しない唯一の 2 つのインフラ IP 名。AI capex が TSMC fab 構築に先行してプルされる（capex 発表は収益に 18-24 ヶ月先行）とき、Synopsys は先行指標。Synopsys 四半期予約をチップ出荷サイクルの 6-12 ヶ月前に見る。